芯耀
名称：AD芯片AD7606b驱动设计VHDL代码Quartus仿真
软件：Quartus
语言：VHDL
代码功能：
AD7606B输入(4800-输入)/8(仿真时=学号后
137
08/21 09:25
-
-
FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com 演示视频： 设计文档： AD7606是ADI（Analog Devices Inc391 08/07 08:04 -
AD7606 数据采集模块，16位ADC，8通道同时200KHz频率采集，每秒8*200K样本。SPI接口或8080 16位并口，可自行选择。4评论 67.2万 2024/09/26 -
电流采样精度的提升我相信目前产品现状是都在做，所以我找了一个伊萨贝拉（ISA）的模块产品与大家一起学习分析下，看他们是如何做电流采样产品的。1459 03/26 15:50 -
FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com 演示视频： 设计文档： 1. 工程文件 2.316 06/20 10:43 -
名称：基于FPGA的状态机设计ADC0809采样控制电路VHDL代码Quartus仿真 软件：Quartus 语言：VHDL 代码功能： 首先输入3位地址，并使ALE=1378 07/30 08:24 -
前面学习问界M5的BMS硬件设计时，聊到其使用的电流采样方案（如下图），是一个单独的电流采样模块（CSU）；实际上CATL的这套BMS方案不仅用在问界上，其他很多主机厂也有使用，例如理想等，今天就单独把这个电流采样模块学习总结下9532 2024/11/20
-
名称：UART串口发送模块可接收模块设计Verilog代码VIVADO仿真 软件：VIVADO 语言：Verilog 代码功能： 1、发送模块收到发送使能信号后开始发送数据350 08/29 11:02 -
在现代测试与测量领域，示波器和数据采集系统（DAQ）是两种常用的设备，它们在采样率和位深上的设计存在显著差异。214 09/02 16:04
-
名称：UART通讯模块设计Verilog代码vivado仿真 软件：vivado 语言：Verilog 代码功能： 具体要求如下： 1.分组进行设计实践，每组10~494 06/20 08:06 -
使用串行接口可以尽量减少需要隔离的逻辑信号数量，对于高通道数数字输入模块很有帮助。 逻辑信号的串行化是指通过对信号进行同步采样，将信号变成时间量化的形式。但这意味着实时信息内容会丢失。227 08/08 09:10
-
方案设计！2348 2024/08/16 -
02:54
4 位精度 + 50MSPS 采样CBM14AD50Q ADC228 07/22 10:47 -
采样率是指ADC每秒对模拟信号采样的次数，通常以“每秒样本数”来表示。例如，采样率为1,000 SPS意味着ADC每秒对信号采集1,000个样本点。243 09/02 16:00
-
800G光模块作为高速光通信的关键组件，其性能直接影响着整个通信系统的传输效率和可靠性。数字信号处理（DSP）芯片在800G光模块中扮演着核心角色，它能够对光信号进行精确的处理和优化。329 09/08 16:04
-
01:36:44
这次的视频课程会以一个实际的产品向朋友们详细的讲解硬件产品的开发，使用AD软件从原理图到PCB的设计最终完成生产文件的制作，把自己的工作经验分享给朋友们。4241 06/27 10:37 -
对ARM CPU进行性能分析常用的方法有PMU性能监控、Top-Down性能分析、SPE采样分析等。本文介绍一下SPE采样分析的方法。819 06/19 10:15 -
一、动态采样技术 （一）技术原理 动态采样技术基于对测量信号实时变化特性的捕捉，摒弃传统固定采样频率模式，根据信号特征自动调整采样频率。848 06/12 14:54
-
信号和谐波的相对位置是ADC的输入频率和采样率的函数。 如果更改至更高的采样率，则可以移动频谱中杂散的相对位置，从而提高系统性能。谐波是会遇到的最常见的杂散。1721 02/18 13:45
-
名称：基于FPGA的乘累加模块设计VHDL代码ISE仿真 软件：ISE 语言：Verilog 代码功能： 乘累加模块 A.B分别输入两种正弦波形，在1000个时钟周期对159 07/30 09:09
